どのようにPLLのロックをdectectするには？

[leonwang]

私は、PLLを持っているブロックをLock_Detectorの場合に追加します。
どのようにブロックを設計？

場合、DにCLKとファウトに私は、Dを使用-フリップフロップを、とFref
私は時間が明らかにさ後の出力を可能¥見ます。

しかし、ジッタが問題のため、我々は
文字はジッタという名前の期間、それがなる
結果故障。

だから私はそのことについての助けを得るかと思います。

すべてのありがとうを。

 

[Guest]

[No message]

 

[electronrancher]

ジッタは、フィルタになる電圧リップルほとんど定義されたもの。ロックは非常にクイックフィルターを使用して、小型のリップルとジッタが大きくなります。

これを見てのように：1v/100MHzを必要とするVCOの場合は、ノードのフィルタになりますが1.0VのときCLKの= OSCの= 100MHzを用いた。良いアイデアは、ジッタ％の1に設定）フィルタがポンプ充電リップル（からのこぎりの順序を保つ十¥分に大規模な小型％リップルを10mV以上、与え1。必要はない場合がこれにあなたがするまで心配ジッタについてランダム遅いロックは非常に0.1 <％を、あなたのその場合は、。

知っているあなたが今からあなたのジッタは％1は、本接続のカットオフ時間をチェック出力をセット-中古使用できます。％のクロック時間2.5-3セットこれを、あなたのNAND型の出力したい場合は、ロック信号がしています。

はい-あなたは状態の不定％を持って1.5。これはヒステリシスと呼ばれ、それがロックされてよいでしょう定常に近い-切るようなセトリング、最終的に前に多くの小さな偽ロック信号を与える0.5の危険性を％を実行する。