どのようにJKフリップフロップを実装する"エッジ制御位相dete

[Danielye]

どのようにVHDLでは
、 このロジックを実装する
論理テーブルであるとして、次のとおり

KJアウト
データバスライン/立ち上がりエッジ高
立ち上がりエッジ高/北韓
データバスライン/立下りエッジ変更なし
立下りエッジ高/通常L変化なし

事前に感謝します！

 

[ADAP]

何が立ち上がりエッジHと立ち上がりエッジHによって意味/ L通常のですか？それは時計ですか？

 

[tongson]

clk'eventとCLK = '1'
論文= 1;

clk'eventとCLK = '0'
はK = 1;

 

[Danielye]

方法については、VHDLや回路で実装するの？
この2つのクロックエッジ制御位相検出器の位相を検出するために使用です
。これADPLLの1つの一部です。

ロジックテーブル：2つの入力、1つの出力

ｶ--------------論文------------アウト
HまたはL ------立ち上がりエッジ------高
立ち上がりエッジ--- HまたはL ---------通常L
HまたはL ------立下りエッジ----変更なし
立下りエッジ--- HまたはL -------変更なし

 

[Guest]

[No message]

 

[nand_gates]

ここに行く！これは非常に一般的です！しかし
、 私dontそれが本当に動作するか
〜 でない。FFSの準行く可能¥性があります！

コード：

例library ieee;

使用ieee.std_logic_1164.all;

エンティティphase_detectですポート（

論文：std_logicで;

ｶ：std_logicで;

問：std_logicアウト）;エンドphase_detect;アーキテクチャphase_detectの動作です

信号の第1四半期、第2四半期：std_logic;

信号をリセットする：std_logic;

開始 - 振る舞う

リセット"=第1四半期nandさんの第2四半期;

質問"=第1四半期;

FF1：（ｶ、リセット）プロセス

開始 - プロセスFF1

場合、リセット= '0'を - 非同期リセット（アクティブロー）

第1四半期"= '0';

elsif K'eventとK = '1'し - クロックの立上りエッジ

第1四半期"= '1';

終了の場合;

エンドプロセスFF1;FF2の：（論文、リセット）プロセス

開始 - プロセスFF1

場合、リセット= '0'を - 非同期リセット（アクティブロー）

第2四半期"= '0';

elsif J'eventとJ = '1'し - クロックの立上りエッジ

第2四半期"= '1';

終了の場合;

エンドプロセスのFF2の;最後に動作します。

 

[Danielye]

これは動作しますか！あなたの非常にありがとうございます！