どのようにFPGAのザイリンクス加算を高速でするために実装？

[mhytr]

私は発見器でSpartan3 16ビット、遅延があるのFPGAについて6nsの。
しかし、埋め込まれた18ビットのFPGA Spartan3乗算nsのわずか8を持っている遅延。
私は時間のクロック1選択に加えて続けてください乗算ので、私は加算器の遅延をreduuceする必要があります。
誰でもがアドバイスを私にいくつか？感謝

 

[echo47]

これらのnsの番号が遅いように見えるも。どのくらいの速行くにあなたが必要ですか？どの高速版チップを使用してができますか？てのビットがどのように多くの乗算器を使用し？通常は、パイプラインを使用したい演算を再配置します。コンパイルした場合には、コードをできることを示すテスト例を私たちに、多分誰かが改善を提案することができます。

 

[bibo1978]

パラレルを使用して加算器とパイプライン乗算器は、スループットをこのルーズされません方法では、サイクル、すなわちクロックごとに必要になります取得結果をあなたは待ち時間をいくつかされますがあります。

 

[Guest]

[No message]

 

[Guest]

私は、constと仮定basedonあなたの。合成ツールは、const合成の周りそれになる選択最高動作するように優れている、1つ、それがようにします。しかし、大きなaddreは、常に問題を抱えて高速！