どのようにDPLLの設計をするには？リソースの要求

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cslover

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どのようにDPLLのを設計することができます。あなたはDPLLは約ドキュメントがある場合は、それを私に送ってください。おかげで事前に。
 
こんにちはあなたが見ることができます：時間** pを：/ /ワット* w.actel.com/documents/s04_18.pdf
 
私は非常にも、このトピックに興味を持っています。任意のより詳細な情報をもっと見る？
 
こんにちは、テキサス工大からこのAPノートがあります。時間**患者：/ / www-s.ti.com/sc/psheets/sdla005b/sdla005b.pdf
 
PDのは、KカウンタおよびI / Dの分：DPLLは、通常、3つの部分から構成されている。 PDは：位相検出器、入力信号（参照周波数）の間の位相差とDPLLの（出力からfedback）の出力を検出するために使用されています。PDが出力されます交流またはdn信号の位相差を示す。ループとしてKカウンタ機能フィルタは、出力実行するか、パルスカウンタを定義済みのKに等しい借りて、カウンタがPDからアップ/ dnの信号出力をサンプリングを介して取得されます。のI / Dの分周器は、特定の番号を分割することによって中心周波数制御divider.Itされますが出力されます。ただし、分割比は、キャリー/ Kのカウンタからのパルスを借りるによって制御されます。のI / Dの分周器の出力は、PDにフィードバックされます。次に、フェーズは、ループが構成されているロックされている！
 
私はデモを終えて、一番難しいのは、プログラマブル度数生成され、PDは@ lteraでfindedすることができ、それが検証freqenceは、基準と同じであるかどうかを知るための良い方法を見つけることがあるgood.butのiは
 
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