どのようにCMOSプロセスにおけるPNPの試合について

[bluesmaster]

私はlevelshiftとして標準的なCMOSプロセスでPNPを使用する。どのように試合はどうですか？それは、BiCMOSプロセスのバーティカルPNPと同じマッチを得るのだろうか？私わからない天気マッチは、GMからの相対パスです。 BiCMOSプロセスでは、PNPのgmは非常に高いです。ので、オフセットは小さくなります。しかし、標準的なプロセスで、それは非常に小さいです。誰もがバルクBJTの一致、および不整合に起因するバンドギャップ設計の影響を評価することができます。

 

[waxtomato]

ご存知のように、CMOSプロセスの中で最もバンドギャップは、ラテラルPNPで実装されています。あなたも、ベータ版は非常に約15吹きされ良いレイアウト〜30を取得する場合、一致は良好である

 

[standup]

ご存知のように[引用= waxtomato]は、CMOSプロセスの中で最もバンドギャップは、ラテラルPNPで実装されています。試合は、良いレイアウトを取得する場合であってもベータ版はかなり[/引用] 30〜15人と話し合うれ、私はバーティカルPNPが広く使用されている、そう思うかと思いますか？良いです。

 

[pit1000]

あなたがプロジェクトをやることとなるその工場のマッチングパラメータを使用する必要があります。ルールでは、これらはプロセスの仕様で説明されています。ファウンドリの大半は、事前定義されたレイアウトとPNPバルクを提供しています。それは、一致するパラメータがIEとICによって変化することが、注意を払う必要がある。あなたが唯一の推定利益としてparametres場合は、次を使用することが可能です：シグマ（dVbe）= 0.1mVシグマ（DIC / IC）= 0.25％シグマ（DIB / IB）= 0.5％

 

[jinnose]

[引用= bluesmaster]私はlevelshiftとして標準的なCMOSプロセスでPNPを使用する。どのように試合はどうですか？それは、BiCMOSプロセスのバーティカルPNPと同じマッチを得るのだろうか？私わからない天気マッチは、GMからの相対パスです。 BiCMOSプロセスでは、PNPのgmは非常に高いです。ので、オフセットは小さくなります。しかし、標準的なプロセスで、それは非常に小さいです。誰がバルクBJTの一致、および不整合に起因するバンドギャップ設計の影響を評価することができます。[/引用] Gmはだから、プロセスとは何の関係もないIcおよびバーモント州のみに依存です。しかしベータ版が異なっている。