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Guest
こんにちは友人、！、私はISE8.2iは、ザイリンクス- 4は、Virtex QPSKのだて通信をproject.And使用します。私のADCおよびDACを必要と入力するために働くメガヘルツ100のCLKとして。回路では私たち、我々は、PCBのDACがない提供¥¥ ADCの別の水晶発振器または。だからピンがプログラミングでは、入力のFPGAに割り当てるのCLKに私が使用して1つのピンをのDAC ¥¥ ADCの。また、コーディング、私は、FPGAをADCの¥¥ DACのピンにクロックをする強制的にFPGAシステム100MHzの。今問題が）は、私のデザインレポートの合成timmingでいる達成だけ43MHZ（図示のでDACのウィル¥¥にADC CLKを100MHzので運転もこれを作る問題ですか？。与えるFPGAは100MHz以上43MHZ？...どのように提供する私のFPGAは、DAC ¥¥ 100MHzまでADCの間だけ私のデザインの最大43MHZ timmingは何ですか？。は、私を助けてください。私は!.....友達事前さらに...おかげで内の任意のできない続行
例えば。コーディング...
（
エンティティ
（
）
建築......
...
。
。
開始
ADC_CLK <= Sys_clk; -に100MHzのを割り当てるADCの
DAC_CLK <= Sys_clk; -に100MHzのを割り当てるDACの
プロセス（CLK）は
始める
....
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エンドプロセス;
例えば。コーディング...
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エンティティ
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建築......
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開始
ADC_CLK <= Sys_clk; -に100MHzのを割り当てるADCの
DAC_CLK <= Sys_clk; -に100MHzのを割り当てるDACの
プロセス（CLK）は
始める
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エンドプロセス;