どのように"clk"1つで、"プロセス"2を使用する！

[vvsvv]

ように私が知っている、1つだけclk 1つのプロセスで使用される可能¥性があります
しかし、私はプロセスで、どのように行う2 clksを使用する必要があります!??????

よい一....
-------------------------------------------------- --------------
cnt_pel_P：プロセス（CLK2と、RESET）
開始する
場合（vref'eventと= '1'とrts0 = '1'）Vrefのか（リセット= '1'）し
cnt_pel"= 0;
elsif CLK2 = '1'としてCLK2'event
場合（cnt_pel"= MAX_PEL）して"= 0 cnt_pel;
その他の
cnt_pel"= cnt_pel 1;
終了の場合;

終了の場合;
エンドプロセスcnt_pel_p;
----------------------------------------------
あなたのアドバイスを!!!!!!!!!!いただき
、 ありがとうございます

 

[vvsvv]

残念に思う！私は何かということを忘れない：

Vrefのもう一つの"clk"であり、
その周波数をはるかに下回るclk2！

Fvref = 1 /（720 * 576）* Fclk2

 

[alba800]

あなたがして
、 それらをお互いに1つの同期を取得するいくつかのメカニズムをセットアップする必要があります2つのプロセスごとに1つのクロックの値について確認する必要があります

 

[gnomix]

vvsvv書き込み：

ように私が知っている、1つだけclk 1つのプロセスで使用される可能¥性があります

しかし、私はプロセスで、どのように行う2 clksを使用する必要があります!??????よい一....

-------------------------------------------------- --------------

cnt_pel_P：プロセス（CLK2と、RESET）

開始する

場合（vref'eventと= '1'とrts0 = '1'）Vrefのか（リセット= '1'）し

cnt_pel"= 0;

elsif CLK2 = '1'としてCLK2'event

場合（cnt_pel"= MAX_PEL）して"= 0 cnt_pel;

その他の

cnt_pel"= cnt_pel 1;

終了の場合;終了の場合;

エンドプロセスcnt_pel_p;

----------------------------------------------

あなたのアドバイスを!!!!!!!!!!いただき、ありがとうございます

 

[vvsvv]

おかげで初！
しかし、これらのコードは
、 条件を生成しないこと
"もし（vref'eventと= '1'とrts0 = '1'）Vrefのか（リセット= '1'）"？？

何よりの
もし私の期間の遅延3 clk2'したくないですか？私と同様の条件"遅滞なく"と対応され次第1 clk期間パルスprodeceしたいですか？どのようにそれを行うか？
おかげで再び！

 

[Guest]

[No message]

 

[gnomix]

"しかし、これらのコードは
、 条件を生成しないこと
""もし（vref'eventと= '1'とrts0 = '1'）Vrefのか（リセット= '1'）"？？

違いは
、 私のソ¥ース"（vref'eventとVref = '1'とrts0 = '1'）"リセットCLK2と同期
、 です。
添付の波をご覧ください。

"もし私3 clk2'の時期を延ばししたくないですか？私と同様の条件"遅滞なく"と対応され次第1 clk期間パルスprodeceしたいですか？どのようにそれを行うか？
"おかげで再び！

場合は
、 遅延を減らすことができます（）が
、 次のコードをSESの準安定性の問題に注意を。例library ieee;
のUSE ieee.std_logic_1164.all;
エンティティのプローバです
レネー
（
CLK2、RESETは、Vrefにrts0：STD_LOGICで;
cnt_pel：15バッファの整数の範囲は0
）;
エンドプローバ;
建築のSYNプローバです
信号vref_sh：std_logic;
定数MAX_PEL：整数：= 14;
開始する
プロセス（CLK2と、RESET）
開始する
場合
、 リセット= '1'を
vref_sh"= '0';
elsif clk2'eventとCLK2 = '1'を
vref_sh"= Vrefの;
終了の場合;
工程;

cnt_pel_P：プロセス（CLK2と、RESET）
開始する
場合は（リセット= '1'）し
cnt_pel"= 0;
elsif CLK2 = '1'としてCLK2'event
場合（cnt_pel"= MAX_PEL）または（vref_sh = '0'とVref = '1'とrts0 = '1'）し
cnt_pel"= 0;
その他の
cnt_pel"= cnt_pel 1;
終了の場合;
終了の場合;
エンドプロセスcnt_pel_p;
最後のSYN;
申¥し訳ありませんが、あなたがこの添付ファイルを表¥示するにはログインが必要

 

[Guest]

からのHDLは、ハードウェア記述言語を意味します
ので
、 思うようになった2つの任意のフリップフロップセルが存在する場合
clk運転？そうでない場合、どのようにプロセスの2つのclkが必要なの？
それはどうか？