どのように速くリップル加算器を運ぶことを桁上げ先見加算器ですか?

S

saeddawoud

Guest
こんにちはどのように速くリップル加算器を運ぶことを桁上げ先見加算器ですか?すべてのリソースは、してください。よろしく
 
CLAはリップル1よりもはるかに高速です。参考として:ブラウンズ&Veransic、デジタルロジック、第5章の算術演算回路の構成要素の基礎(?)
 
CLAのキャリーでI / Pリップルキャリーに自分自身だが、キャリーが第一段階から最終段階までpropogateする必要があります使用して生成されます.......
 
リップルで運ぶ...すべてのステージで運ぶので、その後、次のステージに伝播する次の段階では、それを計算を開始することができます....ドンuはビット数が多い場合は、すべてのステージは前のステージは計算を完了するまで待機する必要があることがわかり...ので、それはすべての加算器の中で最も遅いです...どことして、CLAで桁上げ先見加算器どちらが言いますか....ここcompuotationは2サイクル(uは大体それを言うことができます)...入力の受け取りの最初のサイクル内のすべてのブロックに分割してから伝播および生成ビットを与え.... u着るが必要な場所、これは並行実行される前のキャリー....その後、メインブロックはsimultaneoulyこのPと、すべてのブロックからretrived Gの用語を使用してすべてのブロックのためのキャリーを計算し....と、個々のブロックに戻って入力した....​​今和項は再び平行に計算されます....したがって、すべての出力ビットが同時に出ている....ので、uは多くの遅延ユニ​​ットを保存....したがって、それは最速です.....さらなる詳細については私はRabaeyことにより、任意のコンピュータアーキテクチャの本....またはDICを示唆するであろう... uは私の返事が面白い場合と、ドンは助けボタンを押すことを忘れてください....
 
リップルでは各段のキャリーを運ぶ次のステージにieripplesを伝播し、次のステージを開始するために必要です。.... CLAのすべての段階のキャリーが、事前に計算され、それ故にステージはもうその前の段階で与えられるとキャリーを待つ必要がありませんです。....
 
基本的には、重要度の低い入力ビットと、より大きな出力ビット間のロジックチェーン内のゲート数を減らすことによって、さらにアップする先読み速度を運ぶ。これは、プログラマブル·ロジック·フォーラムであるように...リップルキャリーの組み込みジオメトリおよびルーティングの必要性は、FPGAのが原因ではCLA構成における配線遅延のために合成されたCLAよりも大幅に速くなる可能性があります。
 

Welcome to EDABoard.com

Sponsor

Back
Top