どのように仮想クロックinDCを使用して

[googlegzh]

3倍

 

[jjww110]

仮想クロックは実クロックされていない場合、TIは、デザインを制約するために使用される

 

[no_mad]

[を/のURL]は、この期待に役立ちますのhttp://www.edaboard.com/viewtopic.php?t=126026&highlight=virtual+clockの：こんにちはこのポストは確認してください

 

[funzero]

制約組み合わせロジックにDC使用すると、仮想クロック。それは源泉を、単に理想的なクロック波形をしています。私の意見では、それがset_max_delayで置き換えることができます

 

[sameer_dlh25]

仮想クロックがはるかに良いし、最大遅延のI / Oの制約に使用されます。 SDCのではそれが任意のポートに関連付けられていないクロック波形として定義することができます。 create_clock - nameが"clk_virtual" - 期間は、10波形は{0 5}は私は理解して業界のほとんどのツールだと思うのSDC：：！

 

[oxford]

ですいいですよ、ありがとう、みんな上記について説明します。