どのようにモジュールをverilogでVHDLエンティティをインスタンス化するには？

[blooz]

の[/ Bが]どのように我々はverilogのモジュール内のVHDLエンティティのインスタンスを作成することができます。私は、Active HDLを使用しています..

 

[Alexium]

あなただけの意味VHDLエンティティと同じになりますモジュールヘッダをインスタンス化する必要があります。 VHDLモジュールをプロジェクトに追加されているときに、モジュールをVerilogの中にそれを使用するには、単にVHDLコンポーネントは、Verilogで書かれていること、それが実際にいるかのようにそれを使用して想像してください。