どのようにナノすることができます35時間=私は生成パルスと

[yasser_shoukry]

私は私の時間= 10高必要がRTLのパルスを生成するコードをのverilogやVHDL？
どのように制約をすることができますタイミング私を満たすこれは？

事前に感謝
の最後の編集時間2006年12月8日午前15時22;編集回数：1 yasser_shoukry合計

 

[echo47]

どのような周波数はクロックはあなた？
どのようなパルスをトリガ？クロックは、トリガ、同期？
何を使用するタイプのFPGAがいる/ CPLDは？

1つの簡単な解決策は、クロック200がするために使用MHzのサイクルをカウント7。

 

[yasser_shoukry]

私はキットをスターター午前使用してSpartan3、それが結晶MHzの内蔵50。このモジュールは、制御レジスタ、その必要がありますように書か1が発生するときは追加分後に2：暇な時間をマイクロ秒10正しいことをしながらポスト35ナノ秒私の最初の高申¥し訳ありませんが私が書か

 

[echo47]

あなたは50MHzのクロックで500カウント10usによって生成することができます。
私は、しないレジスタを理解し制御は非常にもしかすると、モジュールをこのすることができますを使用します。
ご希望のトリガータイプのコメントアウトのいずれかの依存割り当て"2"のカウントです。
コード：

のモジュール上は（CLKの、アウト）/ /検出の立ち上がりエッジ、500クロックパルスを生成する

入力CLKので。

[2:0]遅延= 0レッグ/ /反メタスタビリティシフトレジスタ

ワイヤトリガ=〜遅延は2]＆遅延[1]; / /検出の立ち上がりエッジ

[9:0]カウントregの= 0;

出力アウト。

=カウント[9]を割り当てます。常に@（posedge CLK）は開始

遅延<=（遅延、）;

カウント<=トリガ？
-500：カウント？
カウントが 1：カウント/ /再トリガ

/ /カウント<=カウントですか？
カウントが 1：トリガを？
-500：カウント/ /非再トリガ

終了

endmodule

 

[Guest]

[No message]

 

[quy1001]

方法についてはDCMを使用します。

 

[vijaiiyer]

最も簡単な方法は、カウンタを使ってください。ただトリガーを得るためにカウント500clocksを...デコードは、1を書く。