どのようにコードをVerilogでROMを実装する

[LinXiaoling]

こんにちは！
私は：のようなスタイルをコードするために実装するROMを（約）64 *は16Kで使用するVerilogのcode.and私自身の私のこの
常に@（posedge CLK）は
始める
場合（clk_en）
始める
ケース（アドレス）
0：ROM_data <= 16'd11;
1：ROM_data <= 16'd21;
...
endcase
終了
終了

しかし、ROM_data私の長さが大きすぎるので、ISEのように。vをツールがダウンロードできます。と私はIPアドレスのでそれを実現しようとするコアは、問題が存在する同じ。拠点をダウンロード長すぎる。そうadvice.Thanksをすることができます任意の何人かを与えるニュースを私に！
シモンズ：私のコンピュータは、問題と同じですISE11.1、実行も大きなdesign.andのISE9.2。

 

[Guest]

[No message]

 

[RBB]

これは..のみ場なので、保証

コード：レッグ[15:0]のmemが16384:0を] [常に@（posedge CLK）は

（clk_en == 1'b1場合）

ROM_data <= memで[アドレス];

他

ROM_data <=（16（1'bx））;

 

[LinXiaoling]

RBBのは、書き込み：

これは、ハエので、保証..ですコード：レッグ[15:0]のmemが16384:0を] [常に@（posedge CLK）は

（clk_en == 1'b1場合）

ROM_data <= memで[アドレス];

他

ROM_data <=（16（1'bx））;