どのようなSoCのデジタル回路用LDOの構造体の型?

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drabos

Guest
だから、どのLDOの構造は、デジタル回路に最適ですか? (はデジタル回路は、通常、大きな電流スパイクをしてください)あなたが解決策は外付けコンデンサ(CMOSの唯一の解決策)を避けるため見たことがありますか?私は、外部SoCの横にあるコンデンサをしたくないです:)
 
こんにちは、あなたは、LDOレギュレータを設計するための2つの一般的な選択肢を持って、添付ファイルを参照してください。構造()は、チャージポンプを必要としない、それがノイズを電源(あなたのデジタル回路のために湿気ができないように(ループゲインが高い周波数で非常に低いため)高周波数での出力ノードが高インピーダンスになります)あなたが好きではない高い周波数での出力インピーダンスを減らすために大きな外部キャップを使用することができます。また、構造体は、安定性の問題を抱えている可能性があります。構造(b)は、少しはデザインが複雑ですが、はるかに良い機能を備えています。高頻度でも良いの安定性と低出力インピーダンス、広いゲイン帯域幅積。この構造でも高い周波数で低出力周波数を持っているので、それが良好なノイズをデジタル回路により、湿気することができます。だから私は、(b)の構造を示唆している。オペアンプ
 
こんにちは、最初の解決策:それ正帰還ですか? 2つ目の解決策(チャージポンプ付き)では:がこの構造体のすべての記事をですか?私がすることができますトン、このチャージポンプsoluton IEEEで検索します。あなたがデザインDFCのタイプのLDOことがありますか? (湿因子制御周波数補償)ありがとうございます。
 
最初のソリューションでは:出力コモンソースのPMOSカスケードが反転しているので、[bは]負[/b]のフィードバックです。 2番目のソリューションは、この例では十分ではありませんPMOSのゲート電圧として非常に低い電圧レギュレータに使用されます。
 
こんにちは、2つ目の解決策では:チャージポンプの機能は?それは(電源電圧を上げる)電圧ダブラですか?
 
こんにちは、2つ目の解決策では、トランジスタMpassのVgsの電圧降下のために、我々は電圧レギュレーション外の低ドロップ(Vddはエラーアンプの電源電圧より少なくともVgsが電圧する必要があるため)を達成することはできません。その結果、単純なチャージポンプは、エラーアンプの電源電圧(VDDHよりも高い)を生成する必要があります。チャージポンプの場合は、単純なディクソンチャージポンプや電圧ダブラを使用することができます。オペアンプ
 
利用料金は、ソースフォロアを制御するためにポンプ良いです
 
我々は、n -チャネルMOSデバイスを通過するため、こんにちは、そのため、チャージポンプが必要です。何が我々はそのようにデバイスをパストランジスタのnチャネルMOSを使用する理由ですか?ていないのはなぜ我々は、外付けコンデンサが必要ですか? (たぶんパスデバイスのゲートソース間容量は、必要に応じてポールを保証するのだろうか?)[サイズ= 2] [色=#999999]を追加4時間52分後:[/色]の[/サイズ]こんにちは、誰でも記事を持っていますかチャージポンプとnMOSの要素を渡す:OをChevaleriasをF.とローズとK.サルミとC. Scarabello:電子"シリーズを用いて4 - Vの5 mA低ドロップアウトレギュレータは、NチャネルMOSFETを渡す。"レット、巻。 35頁1214年から1215年、1999年7月のおかげで、
 
我々はソースフォロア構造を使用するので、我々はパスデバイスとしてnチャネルトランジスタを使用しています。我々はパスデバイスとしてPMOSトランジスタを使用する場合は、我々はフィードバックのない高出力インピーダンスを持つ共通のソース構造を使用しています。我々は、高周波での出力インピーダンスを下げるため、外部キャップを使用する必要がありますので、高い周波数のために、レギュレータの出力インピーダンスが(フィードバックが弱いため)の高さ。ここにあなたの要求された記事は:[URL】http://www.edaboard.com/viewtopic.php?p=589714#589714 [/ URLは]は
 
どのようにLDOの約シミュレーション位相マージンは?誰かが教えて、OPAは唯一の"DC"のバッファとして行為はしないように注意し位相マージンは、gerneralでは、位相マージンは、CMOS回路設計レイアウト&シムフィードバック/パン使用大きいR + Cへの内部リファレンスされたSIMです。と位相マージンを計算します。
 

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