どのくらいの速が実行され、当社のFPGAチップ？、どのようにチェックアウトするには？

[xtcx]

については、私のFPGA（スパルタン3 100MHz.Iスピードグレード-4）の速度を設定するシステムクロックがある私は、まだ私のパフォーマンスの違いを決して気づいたが、最近私が集計に気づいた合成の最後にその時のプロセス、ISEは与えるこれが表¥示されます（約）

タイミングの要約：
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グレード速度：-4

最小期間：24.976ns（最大周波数：40.038MHz）
入力信号の到着時間の前に最小クロック：9.585ns
最大出力は、クロック後の時間を必要と：7.484ns
最大組合せパス遅延は：いいえパスはそのようなことを発見！私は合成と思うの最後のこの時表¥示されます。

私はこれを理解していない！、ISEはまだ制限速度もみなかったこと完全な実装は（ルーティング、配置、等）のCLKがどのように最大？...また、この私の報告だけでしたが、最大CLK入力です限るいくつかの値によって異なりますのようなこれは？。がためですこれは？グレード速度により、FFの遅延がカスケードや、なぜ合成プロセスのレポートが異なるデザインが！が...ザイリンクスなぜくださいが明らかに私を記載320MHzのために速度のCLK質素3チップ、... 。はfellasにありがとう！

 

[Guest]

[No message]

 

[echo47]

XSTシンセサイザは、あなたのHDLをコンパイルして実行してデザインは、快速の方法になります見積もりを簡単にする前に、人間の場所とルート。制約場合のタイミングの見積もりは、より多くの悪いことに、ルートと場所を中止せずに実行している。

それは320 MHzの値は、状況に最適音のような。3ほとんどのSpartan -デザインは、高速を行くしません。あなたの最大速度に依存して主にどのくらいの組み合わせロジックは、ファンアウト、配置の間にフリップフロップ、ルートの長さ、および。
の最後の編集時に2008年3月5日10時55分;編集回数：1 echo47合計

 

[xtcx]

さて、ではなく、行動をルーティングせずにはなっいかなる配置、どのように決めることができる合成ステップは、私の最大クロック速度は?....また、私は80MHzのデザインを実行する私すると、システムはそれだけと地獄をと24MHzで与え、どのようにすることができます私は特定を行う私のデザインモル時間？...だからデザイン私たちの評価のためにクロックの最大取得ことができるソ¥リューションは何なく?....飲んで見て、このなるベースcompletly riun -時間がない純粋な場合は私たちのデザインですか？... 。は?....くださいこのアイデアを任意の場合がある

 

[echo47]

XSTはルーティングする前に、理想的なタイミングも何とか推定する。これは、遅延、実際のルーティングおよび他のデバイスではなく、まだ知っている速度をフリップフロップ、ゲート。

おっと、のを待つのルートではなく、冒頭にありますが発生するアボート、初期の場所と合成XST端。私は正確に忘れてしまう。あなたは、レポート、実際のエラーを示すスニペットの？一般的なエラーメッセージがエラーです"：パー：228 -満たすために理由により、コンポーネントの遅延制約を超えて単独では不可能¥では少なくとも1つのタイミング制約は物理的タイミング制約の概要は以下。。"

あなたは、違反を調べるタイミングエラーのタイミングレポートを原因となって参照してください、信号することができますが発生したため、なぜ試して理解する。プロジェクトでは、最も最良の方法は増加し、最大クロックパイプライン速度を使用することは。