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xtcx
Guest
については、私のFPGA(スパルタン3 100MHz.Iスピードグレード-4)の速度を設定するシステムクロックがある私は、まだ私のパフォーマンスの違いを決して気づいたが、最近私が集計に気づいた合成の最後にその時のプロセス、ISEは与えるこれが表¥示されます(約)
タイミングの要約:
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グレード速度:-4
最小期間:24.976ns(最大周波数:40.038MHz)
入力信号の到着時間の前に最小クロック:9.585ns
最大出力は、クロック後の時間を必要と:7.484ns
最大組合せパス遅延は:いいえパスはそのようなことを発見!私は合成と思うの最後のこの時表¥示されます。
私はこれを理解していない!、ISEはまだ制限速度もみなかったこと完全な実装は(ルーティング、配置、等)のCLKがどのように最大?...また、この私の報告だけでしたが、最大CLK入力です限るいくつかの値によって異なりますのようなこれは?。がためですこれは?グレード速度により、FFの遅延がカスケードや、なぜ合成プロセスのレポートが異なるデザインが!が...ザイリンクスなぜくださいが明らかに私を記載320MHzのために速度のCLK質素3チップ、... 。はfellasにありがとう!
タイミングの要約:
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グレード速度:-4
最小期間:24.976ns(最大周波数:40.038MHz)
入力信号の到着時間の前に最小クロック:9.585ns
最大出力は、クロック後の時間を必要と:7.484ns
最大組合せパス遅延は:いいえパスはそのようなことを発見!私は合成と思うの最後のこの時表¥示されます。
私はこれを理解していない!、ISEはまだ制限速度もみなかったこと完全な実装は(ルーティング、配置、等)のCLKがどのように最大?...また、この私の報告だけでしたが、最大CLK入力です限るいくつかの値によって異なりますのようなこれは?。がためですこれは?グレード速度により、FFの遅延がカスケードや、なぜ合成プロセスのレポートが異なるデザインが!が...ザイリンクスなぜくださいが明らかに私を記載320MHzのために速度のCLK質素3チップ、... 。はfellasにありがとう!