どのくらいのチャネルデバイス（レイアウトとスケマティック）を実装するには？

[lovseed]

私は長いチャネルデバイスは、w = 6.72ulに= 38u言う使用する必要があります14ビットDACを設計しています。しかし、SPICEモデルだけで値Lmax = 10倍、およびPDKは、10Uのの最大の長さに制限されていますしています。 （1）私がこのような長いチャネルデバイスを使用する場合、いくつかの問題があるかどうか疑問に思って。 （2）また、方法についてのレイアウト？いくつかの論文で提示されるようにちょうど折り返しゲートとチャネル長や描画？何の利点や欠点でしょうか？ BRの

 

[archillios]

あなたの技術に依存しています。あなたは広場全体のゲートの下でpoly蛇pdiffを使用することができます。このような長いチャネルデバイスは、右線形抵抗器として使用されますか？

 

[jerryzhao]

私はときに私が設計回路PORを（SPICEモデルだけで値Lmax = 10倍いる）シリーズのMOSを描画します。レイアウトは、回路図として折りたたまれている。私はあなたのDACでこのようなデバイスを使用する理由はtは知っている、ドン。どのブロックには、このようなデバイスを使用しています。

 

[mists]

この長いチャネルdeviveは多分非常に大きな出力インピーダンスを持つ電流ステアリングDACの電流源として使用されています。

 

[lovseed]

[jerryzhaoの引用=]とき、私の設計回路PORを（SPICEモデルだけで値Lmax = 10Uのが）私はシリーズのMOSを描画します。レイアウトは、回路図として折りたたまれている。私はあなたのDACでこのようなデバイスを使用する理由はtは知っている、ドン。右側のは、（1）シリーズは、すべてのゲートが接続されている：どのブロックには、このようなデバイスを使用して[/引用]いくつかの質問には約シリーズのMOSを描く？ （2）すべてのシリーズは、基板はすべて（PMOSの場合）または本体だけ効果を排除するためにソースへの接続Vddに接続されています。 （3）/ lのwとPMOSのシリーズ番号はNされている場合、それはwとつのPMOSと実際に相当しない/（ñ * l）は？私の見解では、少なくとも項目は（2）のパフォーマンスのいくつかの違いを確認します。 BRは私は長いチャネルデバイスを使用していますか？私はINL_yield、ファウンドリの不一致パラメータから電流源に必要な分面積を算出しています。そして、私のデザインは、14ビット、ワットですので、/ lの割合が非常にチャネルを非常に大きな原因が1LSB、小さいです。私の説明は、物事が明らかになると思います。

 

[gururajb]

私はあなたのINLに基づいてユニットセルのWRTをDACの領域というものを手に入れる。私も考慮のINL、DNLとの不一致パラメータを取って10ビットDACを設計しようとしている。 1Xのユニットセル（LSB）は、私はPMOSデバイス接続された2つのシリーズを使用しようとしています。しかし、私は、現在の正しい値を取得することはできませんよ。なぜですか？同じバイアス回路で、私は2倍のLSBのセルの現在の正しい値を取得することです。誰もがいくつかの入力を与えることができる。