でVerilogの配列に質問

[easytarget]

こんにちは、

私は、今右側にいる学習Verilogを自分の私がこだわっている、ヘルプをご覧ください。私が参照されている混乱配列について説明します。ここで私を混乱させているコードは：

コード：/ /宣言を最初に、私は彼らとの問題もない：入力[幅- 1：0] data_in;

入力CLKを、リセット;

出力[幅- 1：0] data_out;[幅1 regの：0]パイプ[0：長さ1];

ワイヤー[幅- 1：0] d_in [0：長さ1];/ /ここでここで何を私を混乱させている：d_in [0] = data_in割り当てます。

= data_outを割り当てるパイプ[幅1];

 

[Guest]

[No message]

 

[echo47]

1 regの[幅：0]パイプ[0：長さ1];
パイプは、レジスタの長さ""れているグループです。各レジスタのビットを持って"幅"。これは、メモリです（長さ×幅）。

ワイヤー[幅- 1：0] d_in [0：長さ1];
d_inはバス"データの長さはグループの"。各バスのビットを持って"幅"。

data_in割り当てるd_in [0] =;
最初のデータバスそのコピーdata_inする。

= data_outを割り当てるパイプ[幅1];
おっと！それは間違いだな。これは、パイプにアドレス1のように、使用して幅を試みます。
の最後の編集時間2005年7月16日午後1時52;編集回数：1 echo47合計

 

[khorram]

あなたは配列の2種類を指定して、1つの次元次元、2。
コードは、"入力は、[幅- 1：0] data_in;"配列を指定する1つの次元。これは、data_inをゴマを意味data_in [幅- 1]ビット幅[信号を示す0]。
コードは、"線は、[幅- 1：0] d_in [0：長さ1];"配列を記述する2つの次元。この配列は、ビットで"幅"を含む""の長さの信号を示すそれらのメンバーが、それぞれの。

data_in割り当てるd_in [0] =; ----> data_in [幅- 1：0]は1幅です[割り当てられてd_in：0] [0]

= data_outを割り当てるパイプ[幅- 1]; ---->は、パイプは、[は、幅1：0] [幅1]] 0：1が割り当てにdata_out [幅。これは、data_out手段（幅は1要素は番目の）に割り当てられているパイプ。場合、この、"幅"と等しいか未満でなければならない"長さ"。

-9、
瀬