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letan

Guest
こんにちは！

私はnestlistのverilogファイルがある、と私はそれが何をすべきか知らない？行動や構¥造。

私は区別できない勉強Verilogのこと私はそう。

5誰かが私を手伝ってくれる？

感謝

 
ネット場合ですが、それは構¥造する必要があります

 
ファイルをすることができますVerilogの場合は、投稿？それは約だ必ずのみ

 
それが、methodlogy、よりはずっと、コードそうではないとcloslyはそれが何のアイデアをoberservingあなたに与えるのコードを。お持ちの場合は、"コードを待つbehaviourly"ステートメントを完全に等それがあります。

 
私見、構¥造がその構¥造を、それは説明の動作をし、そのことで説明する行動をします。ただ記述していますHDLは回路にしようとする精神のイメージを。ボックスに保管黒表¥示時の心それを両方のタイプの方法です機能¥的に同じこと、書かれている彼らが提供した。

 
インスタンスは、忘却のでしょうが。
行動常に手順/。
データassaignの流れ。

 
よく私は思います！細胞後合成標準間の接続uは論理が記述の構¥造は明らか得るネットリストを

 
行動は、コンポーネントのデータフローをと説明し、構¥造は説明の流れを単にデータ。

 
ファイルをする場合はネットだけで、私は構¥造考えたり行動さは、これはできるかどうかしないように決定した。理由は、ファイルを、両方のHDLエントリと回路図ネットリストを生成エントリができます。
エントリ場合図それは、それが構¥造されます。
エントリ場合のHDLそれは、それがファイルネットの構¥造限り詳細をあなたが見たりすることができます行動それはどうかが決定した。
ご存知のように私は、いくつかのネットリストファイルの構¥造について説明します。その後、多分設計は構¥造です。
私が正しければ私がしてください、間違っている。

 
差は1つの構¥造や行動は、であることの行動の使用は、割り当てとビットが演算子は一方共通で、行動リレーショナルdecisonはすなわち（作成に使用演算子をされ、ELSIFが）。また、行動は）コンポーネントを/構¥造（傾向が接続されてそれはにフォーカスに出力する方法よりも、むしろ）が生成（フローについて説明します。行動は、デバイスを与えるにターゲットFPGAのマッピングとHDLに使用される他のプロットに柔軟性をルーティング。役に立てば幸い、これは

 
おかげで、誰もが

あなたは親切です非常に

感謝

 
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