する物理的なコンパイラでは、Design Compilerを交換

[owen_li]

我々の伝統的なデザインフローでは、我々はoftern使用のDesign Compiler sythesisを作成する。しかし、そのunaccurate配線負荷モデルのために、制約は、通常、私たちのデザインに合わせてされていません。物理的なコンパイラはまた、合成を行うことができます配線負荷モデルを使用せずにデザインの物理的な情報を利用見積もることができます。そのため、物理的なコンパイラのDesign Compilerに置き換えられます。？どのツールより優れている？

 

[avimit]

私は優越のない質問を数える。はいPhyscialのコンパイラは、アカウントにphyscial情報を集めてきて薄くを行うことができますまだDCはどのようにRTLがやってコーディングされ非常に迅速にあなたが教えてくれますするための便利なツールです。あなたがphyscialコンパイラまたは同様のツールに直接RTLを置く場合は、迅速にお会いする機会があるだろう、悪いのRTL、または悪いことをしているのフロアプランです。我々は、最初のパス合成へのDCを使用して、physcialツールにネット与える。 RTLは大丈夫ですであれば、その設計プロセスの早い段階で知っている。だからmomnetで私は両方必要なのは数える。多くのアプトの未来を言うことができません、それはツールが成熟する方法に依存します。

 

[rsrinivas]

[引用符は= owen_li]しかし、そのunaccurate配線負荷モデルのために、制約は、通常、私たちのデザインに合わせてされていません。物理的なコンパイラはまた、合成を行うことができます配線負荷モデルを使用せずにデザインの物理的な情報を利用見積もることができます。そのため、物理的なコンパイラのDesign Compilerに置き換えられます。？どのツールより優れている？[/引用]デザインコンパイラは、配線負荷モデルを考慮した設計を解析する上で良好な改良を加えている。 uはWRTを直流配線負荷モデルについての論文を見つけるためにGoogleがすることができます。