する方法のサンプルが非常に遅い信号？

Manny_Calavera書き込み：

また、この特定のアプリケーションでは、3の必要はない段階シンクロナイザーとしては、内部クロックを変更した後、発生した信号にヒットするが保証されています。
 
questionmark書き込み：ゾロ書き込み：問題は、低速のスルーレートによって引き起こさヒステリシス付きコンパレータと（）は、シュミットトリガゲートなどを解決することができます。
 
、すべての場合ダイオードを使用する必要がありますトリガsxhmit implimetとをプルアップまたはプルダウン抵抗プルアップ（極性を使用すると検出している）だけで、2番目の入力にダイオードを介して
、 同じ入力信号を入力signalto 1 FPGAの入力を接続し
、 コンパレータを作成する抵抗に依存内の場合は、次の3つの入力の他の宿泊acurateを使用する2つのダイオードが必要になりますよろしく、

 
tkbits、

私はあなたとは
、 通常の例では、この未定義の状態で長い遷移として何も提供しますが
、 有害になるクロックエッジの確率が増加する災害で
、 結果ヒットに同意します。ただし、FPGAの内部遅延信号のバッファリングのスイッチング特性としてのリスクを軽減すること（アナログではない）は
、 バッファの現在をオーバーライドするにはデジタルとは思わないし
、 外部信号の？リスクは常に外部の非同期信号と同じように存在することもちろん。しかし
、 ゆっくりとした変化の問題を低下させるタイミングのパフォーマンス（あいまいなエッジ時間）には
、 別の問題はこれからですが犠牲に克服されます。ベアでは、FPGAのIOBのアーキテクチャの心。また、この特定のアプリケーションでは、3の必要はない段階シンクロナイザーとしては
、 内部クロックを変更した後
、 発生した信号にヒットするが保証されています。私はこの点についてのご意見をお聞きしたいと思います。方法は
、 興味深いリンクは、ThanXへでは。

乾杯。

 
使用してFPGAの何ですか？ザイリンクスの家族のデジタルクロックマネージャの条件は
、 クロック入力とスキューを排除している。私は
、 あなた一人DCMのそれのクリーンバージョンを取得するには
、 この信号を供給することができますを意味します。

 
場合
、 信号はノイズの多い場合は、右の罰金とのことだった？

今すぐ見つける方法をはるかにノイズがあります。のいずれかを使用してsqrt（4kTR）場合は
、 ソ¥ース、またはあなたのオシロスコープを使用しての抵抗値を知っている。場合は
、 信号の標準偏差です、と10mVと言うあなたの掃引200kV行く/ sの場合は、1sigmaで50nanosecond中になります。を認めることは、BERに応じて、0.2usのようにする必要がありますサンプル4sigmaを取ることができます。その要因は256で台無しにされます。または平均値。

 
これはかなりの私とほぼ同じ結論には全く異なる方法を使用して到達アナスフォー会いできてうれしいです。

覚えている私は言った：
-引用：

したがって、共通の技術的手法によると、これは、精度を約10倍の解像度よりも悪いことに、私は、あなたの信号よりも速く（0.0005 * 10）トンのサンプルドン^ -1 =（0.005）^ -1 = 200正規ヘルツ推奨しているしたときにclk_sysでシステムクロックの結果に翻訳/ clk_event = 200 ="clk_sys = 200 * 100 = 20 MHzののみ！
 
のCMOS書き込み赤ん坊：

使用してFPGAの何ですか？
ザイリンクスの家族のデジタルクロックマネージャの条件は、クロック入力とスキューを排除している。
私は、あなた一人DCMのそれのクリーンバージョンを取得するには、この信号を供給することができますを意味します。
 
ゾロ書き込み：問題は、低速のスルーレートによって引き起こさヒステリシス付きコンパレータと（）は、シュミットトリガゲートなどを解決することができます。
 
questionmark書き込み：

しかし、どのように0または1をランダムに（ノイズに依存するのだろうか？）は、他の問題、すなわち、立ち上がり/立ち下がりエッジヒット商品は、サンプルを解決します。
 
私が以前のバージョンを行うには最高のものとしてはスルー回ることはできませんレートのソ¥フトウェアで
、 外部の低速信号をバッファしてんだ！

 
こんにちはManny_Calavera、
あなたの提案のおかげで、私は私ごめんなさいかなり"外部からあなたの低速信号をバッファ"を取得できません。どのように行うか？ところで。信号をボード上の別のデバイスからだと私はそれを制御することはありません。さらに、私は
、 ボードには
、 追加のデバイスを追加することはできませんので
、 ボードはすでにそこにある。
しかし私はハードウェア/女性学生の足は
、 この問題の重要な点はないと思うと、私はカウンタは、ソ¥フトウェアは
、 信号の期間は
、 測定するためにハードウェアを使用して、考えている。

 
次に
、 あなたの手で何をして我慢する必要があります。ことを確認すると、FPGA内部の信号をバッファを作成し
、 あなたのデューティサイクルの測定を続行します。ただ心に精度の面でお客様のシステムの限界を負う。これとは別に、私はあなたは何でもできるとは思わない。何のソ¥フトウェアの意味を構¥成可能¥なファームウェアです。私は
、 ハードウェア設計の形式ですが、同意最終的にはアルゴリズムのアプローチとして
、 専用のハードウェアに反対している。とにかくこれは無関係です。もしyou'r自分のメソ¥ッドのうち
、 絶対最大値を得る上で、熱心なについての立ち上がりなどの測定をいくつかの"先験的な"知識を使用して修正すると思う/立ち下がりエッジ寿命の統計データを派生させて結合し
、 定期的に等間隔に更新されます。最終的には、あなたのシステムを学習し
、 許容できる結果にcoverge。

乾杯。

 
ご支援、ごManny_Calaveraとtkbitsいただきありがとうございます。
私は、2段階のFFには
、 外部の非同期信号の前には
、 カウンタロジックに記載tkbitsは最悪の状態を避けるために行くの同期を使用します。しかし
、 どのように0または1をランダムに（ノイズに依存するのだろうか？）は
、 他の問題、すなわち、立ち上がり/立ち下がりエッジヒット商品は
、 サンプルを解決します。は
、 私は
、 添付ファイルを示していますようにサンプリングされた信号を得ることになります。
どうすればそのような信号を測定できますか？
申¥し訳ありませんが、あなたがこの添付ファイルを表¥示するためにログインが必要です

 
questionmark書き込み：

場合は、電圧の立ち上がり/立ち下がりエッジで変更された法律の範囲（例えば、外ですが、サンプリングされた電圧の多くが知っている0 - 0.9Vのような論理0および1.8 - 2.5Vのロジックを1として）。
このすべての問題を引き起こすだろうか？
 
questionmark、

私は
、 あなたの状況に最も信頼できる治療法の外で、FPGAのあるお勧めします。ここではいくつかの数字です：

-あなたの時計の解像度は
、 外部のイベントに比べて：イベントごとに100MHz/100Hz = 1000000クロックは特に高いです。これは500ｶクロックであることをVEのあたりのデューティサイクルを得たの半分は
、 図。理想的な条件では、llをなどのバリエーションを検出することができるほとんどの100Hzの*（1/500K）を受信信号に= 0.0002 Hzの。だから
、 あなたをどのように測定することにしたい正確な数字。

-が
、 あなたの立ち上がり/立ち下がりエッジ（5us/0.01s）* 100 = 0.05、外部イベントの％を占めるに注意するべきであると述べた持つ。ながら
、 あなたの時計の解像度（1/500K）= 2Uの、あなたのシステムに固有のエラーがあるがそれは、あなたの受信信号（精度）の0.05％に等しくなります。

-そのため、共通の技術的手法によると
、 これは
、 精度を約10倍の解像度よりも悪いことに、私は
、 あなたの信号よりも速く（0.0005 * 10）トンのサンプルドン^ -1 =（0.005）^ -1 = 200正規化されたことをお勧めだというしたときにclk_sysでシステムクロックの結果に翻訳ヘルツ/ clk_event = 200 ="clk_sys = 200 * 100 = 20 MHzののみ！

場合は
、 より良い精度を得るに興味を持っている、唯一の私の意見のようにあなたの立ち上がり/立ち下がりエッジの図より取得
、 外部信号をバッファすることが可能¥でした。これは
、 高速コンパレータは
、 状況に応じて（しきい値）、または何か適当だと調整することができます。

ホープ
、 この場合に有益です。

乾杯。

 
おかげでゾロ。私の目標はあなたの理解が正しいです。
私はあなたには
、 信号は非常に立ち上がりが遅い/という意味の立ち下がりエッジは、サンプルの多くは
、 低速信号の立ち上がり/立ち下がりエッジにヒットするが気づいていると思います。場合は、電圧の立ち上がり/立ち下がりエッジで変更された法律の範囲（例えば、外ですが、サンプリングされた電圧の多くが知っている0 - 0.9Vのような論理0および1.8 - 2.5Vのロジックを1として）。このすべての問題を引き起こすだろうか？

 
こんにちはquestionmark、

もし私の理解が正しければ、あなたの目標周波数を持つ約100 Hzです信号の周期を測定することです。正しいですか。
直接100 MHzのクロック周期は
、 信号の期間に合わせ、1つの期間の上に計測の精度を1000年には約1一部の測定サイクルごとに更新されることです数mesureことができます。
以上のサイクル以上の時間Mesuringが、より良い精度を与える周波数の変更は、cangesもっとゆっくり追跡されます。
よろしく

ž

 
Q

questionmark

Guest
やあ、
私は、FPGAの設計だ。これは100MHzのclcok周波数で動作します。私はサンプルのため、FPGAの外部からの非同期入力が必要です。これは
、 低速信号を、周波数100Hzのです（注意してくださいさん：MHzの）、および立ち上がり/立ち下がりエッジ遅くはない（約5私達）は、時代の変化は約10％です。私は
、 信号の周期時間をカウントします。私はどうすればいい？信号を直接100MHzクロックを使用するか
、 非常に低速1にクロックを分割してサンプルするサンプルには
、 信号が生成されたクロックを使用しても？ありがとう！

 
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