これはVHDLにシンプルなデを喜ばコンバータに私を助けて

[kun]

DACin、入力CLK;入力リセット：出力DACOUT;;; regのDACOUT入力[0 'MSBI]誰もがそこに私は本当にこの感謝^ ^モジュールのDAC（DACOUT、DACin、CLK、リセット）に助けを必要とVHDLにcoverterこれを助けてください; REG ['MSBI +2:0] DeltaAdder; REG [' MSBI +2:0] SigmaAdder; REG ['MSBI +2:0] SigmaLatch; REG [' MSBI +2:0] DeltaB、常に@（SigmaLatch） DeltaB = {SigmaLatch ['MSBI 2]、SigmaLatch [' MSBI 2]}