このPLL設計について話してみよう

[xihuwang]

こんにちは：
のピークジッタPLL設計に大きなピークがあります。
デザイナーと考えている：
1 。入力と出力バッファの欠陥
（ 1 以下に、写真を参照時に
基準周波数は100MHzで、ピーク時には
、 ピーク時の試験結果
Frefのジッタ680ps ）
2 。90nmのためのループフィルタのコンデンサのプロセス変動
おそらく
、 ジッタPLL設計の大きな理由である。

私の質問は：
1 。なぜどのようにバッファの欠陥は
、 大規模なジッタで、結果をし
、 どのよう
この問題をresove （または方法）は
、 ジッタを減少し
、 バッファを設計する
2 。は
、 設計者は
、 他の理由は
、 フィルターキャップのvariatonにあると考えています。
しかし
、 私はおそらく
、 抵抗値
の 変化の理由かもしれないと考えています。
cktキャップのデザインを使用するスイッチでは
、 LPFの抵抗器として機能¥する。
だから私の質問が正しく動作
することができます wheather抵抗スイッチキャップです
のPLL 。チップ面積を減少し
、 この種のSCの抵抗を使用しました
か ？
この質問は私にとっては私を見つける
ことが 重要であることが重要です
物理的な抵抗の代わりに抵抗器を実装する
方法 （
ターゲットプロセス
の シート抵抗も
） 小さいです

おかげで進む！<img src=¥"http://images.elektroda.net/66_1247278078_thumb.gif¥" border=¥"0¥" alt=¥"¥"/>
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[Guest]

[No message]

 

[saro_k_82]

1 。入力バッファは
、 通常
、 正弦波
、 方形波に変換されます
。 、大きな利得を必要とし
、 ISFは相当
している 。だから
、 ノイズの多くを追加することができます。は
、 出力バッファ
に 大きな負荷を駆動し
、 電源はかなりノイズに敏感です。
2 。コンデンサの変化のプロセスは
、 高ジッタの原因と
なること はできませんでした。短期間で第一に
、 カントを変更すると、 2番目の値の変更のみでは
少量 の
帯域幅 を変更する必要があります。 、これは巨大なジッタとして表¥示カントのないシャープな最適
（ キャップを変更さKVCO変更に比べて何もされるだろうプロセス、温度
、 周波数） 。
3 。という事実には
、 スイッチのキャップでは
、 実際の抵抗器を交換してもらう実践的なケースでは多くのジッタをもたらす可能¥性がある。