このFSMの設計!!!!!!の

[EEEngineer]

こんにちは、

ここに私の着信ビットストリームをどうするかのようなことは、0と1です。

場合は
、 次の3ビットを'1'されている瞬間私は'01を参照して'私はジャンプする（または）は
、 次の着信45ビットのチェックをスキップ必要があります。もしそうして私が"成功"のメッセージを印刷する必要があります。

可能¥性が誰もが私に（または）45ビットをスキップジャンプすると
、 次の3ビット..どうかを確認
、 その可能¥性を教えてください
。

私は＃45を使用してみましたおよびwait（45）の関数がdoesn't仕事....またはVerilogは
、 私を通過するビットを介してビット45倍まで
、 私はそれらの3ビットに達する必要があるそうです。

例：サンプルのビットストリームを考えます：
000101 00000000000000000000000000000001 1110001 1 1 100011 01
000101 00000000000000000000000000000001 1110001 1 1 1後の最初の'01'、45ビット、48、49と50ビットのチェックをスキップする必要が'1'。はいの場合を"成功"というメッセージが他の"エラー"が出力されますThanXへ、
待っている...

 

[Guest]

、44、ときに出力が0に等しいし、....からカウントダウンカウンタを定義する

 

[Guest]

[No message]

 

[MWind]

どのような言語を使用している？VHDLシミュレータでは私は3ステートFSMの典型的なFSMの形式を使用して作成します。最初の状態"のパターンが"01を識別することです。2番目の状態をスキップするビット数をカウントするカウンタを開始します。3番目の状態を比較することです/次のビットをキャプチャします。全体FSMの同期には
、 着信ストリームのクロックで実行する必要があります。

 

[leonyang]

私の視点を使ってのカウンターは良い選択です！どのようにFSMを実装するためにあなたのfavariateに依存します。最も重要なことは、FSMの入力ビットストリームと同期させる必要があります。