このラッチのトランジスタサイズを設計する方法は？

[turtlewang]

皆さんこんにちは、私は分周器の設計を勉強しています。私は、次の図に示すようにラッチ·アーキテクチャを満たしている。誰もがラッチのこのタイプの名前を知っていますか？ CMLラッチ上のラッチのこのタイプの利点は何ですか？とはどのようにラッチ内のトランジスタのサイジングのですか？誰か私にラッチの設計に関するいくつかの材料を与えることができますか？どうもありがとうございました！ [アタッチ= CONFIG] 57883 [/添付] [、ATTACH = CONFIG] 57883 [/添付] [、ATTACH = CONFIG] 57885 [/添付]

 

[AdvaRes]

これは、フルスイング、クロス結合NMOSラッチです。あなたは、この論文から、それについての詳細を学ぶことができます： "低電圧VCOの遅延セルの概要と、電源ノイズ感度のワーストケースの解析"モハマドエルヘイグと飛元

 

[turtlewang]

おかげで、しかし、どのように後者については、どのように私はtrnasistorのサイズを決めるのですか？

 

[AdvaRes]

二つ目は抵抗負荷差動ラッチです。あなたのトランジスタのサイズを設定するだけの速度要件に依存しています。あなたはPLLでこのプリスケーラを使用しますあれば、ノイズの影響にも注意を払わなければならない。

 

[oermens]

この本を確認します：[url = http://www.springer.com/engineering/electronics/book/978-1-4020-2878-6]バイポーラとMOS電流モードロジックのモデルとデザイン[/URL]

 

[dgnani]

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一般的なルールとして、制御FETが高い '強い'（でなければならない交差結合FETをよりベータ版）ので、現在の競合のプログラミング中にノードの電圧を定義する

 

[turtlewang]

おかげで、あなたは私の速度とトランジスタのサイズとノイズの寄与との関係についての詳細を与えることができますか？またはあなたは私のいくつかの論文や書籍をお勧めできますか？おかげで再び！ [QUOTEは= AdvaRes、919749]二番目の抵抗性負荷を持つ差動ラッチです。あなたのトランジスタのサイズを設定するだけの速度要件に依存しています。あなたはPLLでこのプリスケーラを使用しますあれば、ノイズの影響にも注意を払わなければならない12時追加された[/QUOTE] [COLOR = "シルバー"] ​​[SIZE = 1] ----------投稿： 55 ----------前のポストは12:44だった---------- [/SIZE] [/COLOR]残念ながら、私は本を持っていない！とても悲しい！