いくつかのシグマ·デルタ·デザインの質問...

[vrs007]

私はSimulinkでシミュレートされた3次CT·シグマ·デルタADCを持っている...今、私は幽霊を使用してケイデンスでそれを構築したい..主なブロックは0.3u技術：？1）私はRC-アクティブなオペアンプ積分器を用いて対象となるインテグレータは、今どのように私は、その仕様については行く必要がありゲイン、帯域幅などの2）量子化.. [はb]私はABTこの見当がつかない...任意の量子CKTは... 。shud私はいくつかのデジタル夏使用に役立つの3）加算器ブロックであるか、またはオペアンプの加算器[/b]の4に移動します）DAC ... 私はNRZ DACを使用したい...誰でも良いCKTを提供することができます ...私は現在、今RTそれに取り組んでいます...ありがとう... wudを任意の助けいただければ幸い

 

[lavitaebelle]

1。最初の積分器は、最も重要なブロックです。離散時間シグマデルタmodのユニティ·ゲイン周波数はスイッチング周波数の少なくとも3-4倍でなければなりません。 2。コンパレータは1ビット量子化器として動作します。 3。インテグレータは、仮想接地ノードは、加算のために利用することができます。出力からの帰還抵抗が夏を行います。 4。 1ビット量子化された出力では、最も簡単な方法は、ラッチコンパレータの出力がトグルとして+ Vrefと、Vrefとフィードバック電圧を切り替えることです。 （コンパレータの出力は、ラッチする必要があります）。

 

[vrs007]

[引用= lavitaebelle] 1。最初の積分は、最も重要なブロックです。離散時間シグマデルタmodのユニティ·ゲイン周波数はスイッチング周波数の少なくとも3-4倍でなければなりません。 2。コンパレータは1ビット量子化器として動作します。 3。インテグレータは、仮想接地ノードは、加算のために利用することができます。出力からの帰還抵抗が夏を行います。 4。 1ビット量子化された出力では、最も簡単な方法は、ラッチコンパレータの出力がトグルとして+ Vrefと、Vrefとフィードバック電圧を切り替えることです。 （コンパレータの出力は、ラッチする必要があります）[/quote]で返信いただきありがとうございます：Dはい、コンパレータは1ビット量子化器である...しかし、私は4ビット量子化器を必要とする...すべてのアイデアはどのようにことを得ることができる...アプトの夏、私はワットuは言った... FB抵抗を使用するオペアンプの夏を使用して行うと思います...今、ABTは、積分器は...私のサンプリングレートが...具体的に640MHzの非常に高いと私はCTではなく、DT変調器です...スペックは、TEと同じになります... uはUGfreqに言及...ワットABTその利得帯域幅積...と私は私がシステムレベルのシミュレーションで得た同一の出力スイングのためのインテグレータを設計すべきだと思う... DACついにABT ...私はCKTを必要とする...これらに関する情報をお持ちの方、plzの応答。ありがとうございました。

 

[lavitaebelle]

私が正しくあなたの記事を参照してくださいDINT。そのDT変調器を仮定した。連続時間変調器のために、積分帯域幅は0.7から1.3倍のサンプリング·レートについては、はるかに低くなります。だから、640 MHzの約UGfreq必要があります。最も簡単な4ビット量子化器は、4ビットフラッシュADCであろう。フィードバックDACは慎重にCT変調器のために設計する必要があります。 DACの応答は、ループフィルタ応答の一部です。代わりに、1ビットDACの4ビットのDACを必要としています。ちょうどマルチビット量子化器CTシグマデルタADCを語るヨーロッパのソリッドステート回路会議で発表すてきな紙がありません。 S.パヴァーヌ、N. Krishnapura、R. Pandarinathan、およびP. Sankarさん、 "90μW15ビットデジタルオーディオ用のΣ-Δ''、IEEE学会、欧州ソリッドステート回路会議、2007、頁198から201。てみましょうあなたはそれを見つけるカント場合、私は知っている。

 

[vrs007]

もう一度返事ありがとう...私は紙を見つけるcouldntの...あなたがそれをアップロードしてくださいできれば、私はあなたに感謝するwudを。 [OK]を、今、あなたはそのUGF shudがABT 640MHzの...ワットABTの利得帯域幅積..帯域幅、利得などであることを述べた...私のシミュレーションから私のスペックは以下のとおりです。スイングは+ / - 0.2,0.8,1.2 V RESP 3個の積分器の出力で...私はこれらの出力スイングは私のオペアンプを設計しshudnt ...とワットABTオペアンプのDCレベル出力... shudnt我々はそれがシステム·レベルの出力と一致する場合は、私の+ /-Vrefが、私はここで約70dBのピークSNRを持って述べた4ビットのようになります。+ /-1.2Vの量子である、それがゼロにすることです。私が実装していアーキテクチャ...