いいのかどうか？

[ftian]

はそれをまたよくないフロップ、私はピンのフリップ直接接続、通常の信号をクロックに信号ではなく、クロック？

それhappenesことを場合の立ち下がりの私がしたいモニタ入力端子エッジにフリップフロップを使用するシステムクロックと2つのフリップフロップ- I、または必要があります...

 

[eda_wiz]

引用：

はそれをまたよくない私が直接ではなく、クロック信号、フリップフロップのクロック端子に通常の信号を接続する場合？

 

[ftian]

引用：or the signal value..
..値信号またはかuをしたい検出エッジ
詳細に状況を説明

 

[yuzhicai]

ftianは書き込み：引用：or the signal value..
..値信号またはかuをしたい検出エッジ
詳細に状況を説明

 

[Guest]

それはuとしない方はしないSTAとDFTの....
それが仕事です上記の行うハード0 ...

 

[lionhunter]

あなたが問題を合成し、必要があると考えて運転、グリッチ、テスト。あなたなら、すべてOKです彼らは、あなたはそれを使用できます。

 

[tom123]

私は考えて考えて悪いことはない。ため、DFTのではない、それはよくないこと、合成のための良い

それは分析のタイミングの良いことだが。しかし、もしあなたが、消費電力を下げるする

を通じて、このメソ¥ッドはそれは良いことだ。ftianは書き込み：

はそれをまたよくない私が直接ではなく、クロック信号、フリップフロップのクロック端子に通常の信号を接続する場合？それhappenes私は入力ピンの立ち下がりエッジを監視したり、私が行うことをシステムクロックと2つのフリップフロップを使用する必要する場合...

 

[Karthikeya]

yuzhicai
引用：

したがって、エッジを交換するレベルを使用することができます検出回路のエッジを使用できます。

このように：

/ / qのposedgeを検出する

常に@（posedge CLK）は

q_dly1 <= qを;q_posedgeを割り当てる= Q＆A！q_dly1;

 

[Guest]

[No message]

 

[amarnath]

使用negedgeの代わりにposedgeのとし、コードを使うのと同じ、これはVerilogのためには、のようにVHDL行うことができますuは：

プロセス（"感度リスト"）
している場合（clk'eventとCLK == '0'）について
amarnath