、カウンターデザイン5>除算で

[Guest]

こんにちは、

私はカウンター5分割を設計する必要が。3段カウンタリップルを私の設計問題は、もし私がカウンタ5によってれますが分割できますか？

感謝
合計最終編集の1時間アミラに2006年9月28日午前17時27編集;

 

[Guest]

ない。あなたがプロセスを約1秒と思うかもしれないが必要にステートマシンも、維持するプロセッサの2つの心に必要になります必要があります少なくとも）の端ニーズにアクティブにする負のエッジクロック（立ち上がりと仮定されるアクティブでプロセスが最初にclokc---不足

 

[Guest]

reply.Whatあなたのおかげでのプロセスか2あなたは意味ですか？2財政投融資のフリップフロップ？どのように多くのフリップフロップは、5かによって必要な私は分割のため？2または3？

誰からのリンクをしてください私に与えるカウンタどこに5分割のアイデアを得る私は。私はコンセプトを更新が必要に。

助けてください。

 

[ankit12345]

半分にCLKの派生process.Propagateをサイクル...などがrが約6と状態design.weすることができます使用CLKのバックソ¥リューション私派生長く切り換え、このタイプのok ckt.Weとpositveエッジを推察することができます使用する2つの

 

[Guest]

[No message]

 

[Guest]

こんにちはankit12345、

フリップフロップをすることができます財投の誰もがschemeticを私にしてください。与える除算トン使用して5カウンター。助けてください。私は本当に最初の概念を理解する必要があります。

感謝

 

[keano]

こんにちは、

何が"だ"カウンタ分割で5？分圧器は、それは？
してください動作を説明する私の。

感謝

 

[mpkp123]

これは、5クロックを負荷分割を意味します。
まあそれはまた、位相が負ではないに行く可能¥性を設計、それを単に使用して3つのために必要な他のフリップフロップにいくつかのcircuitary。

 

[s0shinde]

こんにちはアルマイラ、
私はデザインのカウンタが添付5分割をしてWord文書を説明する。clearityについての詳細は、リンクすることができますにも参照してください：

http://www.ece.stevens-tech.edu/〜のbmcnair/SwTh-Sum04/quiz4-with-answers.pdf＃検索=％の22divideの％20by％205パーセントの20counter％22
申¥し訳ありませんが、添付ファイルを、この必要があります表¥示するにはログインしての

 

[nand_gates]

ここt_ffs 5を使用して行くことで、コードを分割します。
ホープは、このことができます！

コード：

div5（モジュール

/ /を出力

clk_by_5、

/ /入力

CLKの、reset_n

）;

入力CLKの。

入力reset_n;

出力clk_by_5;

線Q0と、とQ1、Q2、q_n0、q_n1、q_n2;

線t0は= q_n2;

線t1は= Q0と。

線t2は=（Q0と＆Q1）の第2四半期件。clk_by_5 = Q1を割り当てます。

t_ff t_ff0（CLKの、reset_n、t0を、Q0と、q_n0）;

t_ff t_ff1（CLKの、reset_n、t1が、Q1は、q_n1）;

t_ff t_ff2（CLKの、reset_n、t2は、第2四半期、q_n2）;endmoduleモジュールt_ff（CLKの、reset_nは、t、qは、Q_n）を。

入力CLKを、reset_nは、t;

出力qを、q_n;

レッグqは、q_n;常に@（posedge CLKのかnegedge reset_n）を開始

開始（もし！reset_n）

qは<= 0;

q_n <= 1;

最後に他の開始

場合（t）は開始

qは<=〜qを;

q_n <=〜のq_n;

終了

終了

終了

endmodule

 

[nand_gates]

ここでベンチに行くな。

コード：

モジュールテスト（）;

レッグCLKの。

reset_n regの。

線clk_by_5;div5 div5（

/ /を出力

。clk_by_5（clk_by_5）

/ /入力

。CLKを（CLK）は、

。reset_n（reset_n））;

初期の開始

$モニタ（$時間、"CLKを=％b reset_n =％のb clk_by_5 =％bの数=％d"は、CLKの、reset_n、clk_by_5、（div5.q2、div5.q1、div5.q0））;

$ダンプファイル（"wave.vcd"）;

$ dumpvars（）;

/ / $ shm_open（"。/波形"）;

/ / $ shm_probe（テスト、"そのまま"）;

CLKの= 0; reset_n = 0;

＃33 reset_n = 1;

＃1000 $が終了。

終了

常に＃5 CLKの=は〜CLKの。

endmodule