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何を#1との間の違いは、"= bと"=#1 bです

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著者 メッセージ
tigerajs



メンバー登録:2006年2月8日
投稿記事:30


Post 2006年2月20日3時17 か#1の間の違いは、"= bと"=#1 bです

助けプラザ
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作者:Aravind



メンバー登録:2004年6月29日
投稿数:607
助け:23
場所:インド


Post 2006年2月20日3時40分何を#1との間の違いは、"= bと"=#1 bです

それ=#5 Bを使用しないでください親指のルールuが;
uは= bの#5を使用することができます。
これはステートメントをブロックしている。
5秒の1.itブロックbの値とすることを与える
2.a = bの値が起こる5秒後。

非simillaryその逆その逆のステートメントをブロックする
uに従わなければならない"=#5b
これは対応するステートメントブロック文句を言わない
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jarodz



メンバー登録:2005年3月12日
投稿数:100
助け:14


Post 2006年2月20日6時43分何を#1との間の違いは、"= bと"=#1 bです

1つの。#5 a = bの、5時間の単位は、シミュレータ、後にAに、bの値を代入を実行する
Bの=#5 Bのとき、シミュレータは、このステートメントを実行する
して、このkeeped値を代入するbの現在の値を維持し、5時間の単位の後。
これは"<=".と同じです



よろしくお願いいたします
ジャロッド
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nand_gates



メンバー登録:2004年7月19日
投稿数:908
助け:120


Post 2006年2月20日午前8時32分再:何#1の間の違いは、"= bと"=#1のB

これらの方法が1つのモデル交通機関の遅延やシミュレータのverilogの慣性遅延。
ウルのVHDLとそれを取得します精通している場合は!
私はタイムスケールを1nsのと仮定午前
#1"= bの/ /このモデルの交通機関の遅延b'を少なくとも1 nsが'後に表示されます
'これにadditinで1 nsの遅延b'を後に次のよう"=#1のB / /このモデルの慣性遅延'
任意のパルス"1nsのでは'フィルタを取得します'

©著作VHDLシミュレータは下記のリンクを参照してください!
http://www.gmvhdl.com/delay.htm
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novise



メンバー登録:2006年2月14日
投稿記事:12


Post 2006年2月20日16時38分再:何#1の間の違いは、"= bと"=#1のB

とき#1aの"=イ)のB(トン使用される時間でT 1が割り当てられて、もう一方の手が"=#1bのBの(トン1)を使用する上での時間でT 1に割り当てられている
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rsjgs



メンバー登録:2006年2月14日
投稿記事:10


Post 2006年2月26日19時37 再:何#1の間の違いは、"= bと"=#1のB

の違いは最初のケースで右辺の評価がすぐに行われるということ1 nsのassigmentした。 自体は1 nsの後に行わ番目のケースの評価では
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darylz



メンバー登録:2005年3月24日
投稿数:132
支援:4


Post 2006年2月27日午前3時21分何を#1との間の違いは、"= bと"=#1 bです

が抽出されているnand_gates!
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bracketx



メンバー登録:2006年1月11日
投稿記事:12


Post 2006年2月28日午前13時20分何を#1との間の違いは、"= bと"=#1 bです

hehe、いくつかの説明を示します。
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positive_edge



メンバー登録:2006年2月13日
投稿記事:6


Post 2006年3月1日20時12 再:何#1の間の違いは、"= bと"=#1のB

1)

#1"= bの

割り当ての評価のタイミングを制御によって遅延されます。
右辺式を評価した。
代入"つまり---のB(トン 1)予定されて

2)"=#1のB

右辺式を評価した。
割り当てはタイミング制御により延期されているキューの末尾に予定しています。
流れを続けている。
シミュレーション時間tでの" -ロ 1
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グーグル
AdSenseの





Post 2006年3月1日20時12 広告



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AlexWan



メンバー登録:2003年12月26日
投稿数:305
貢献:6


Post 2006年3月2日9時44 再:何#1の間の違いは、"= bと"=#1のB

1#Nは、"= bの
左に遅延を追加すると手の組み合わせロジックをモデル化への割り当てを非ブロッキングの側面(LHS)を欠点があります。
コード:

モジュールadder_t2(共同、合計、Bのは、ci);
出力の共同;
出力[3:0]の合計;
入力[3:0]、Bの;
入力の信頼区間;

登録番号の共同;
]和[3:0登録番号;

常に@(aまたはbまたはコートジボアール)
#12(共は、sum)"= ロ 信頼区間;
endmodule

時間があれば15歳での入力変更している場合は、次の9ns中bと信頼区間の入力はすべての変更は、出力はa、bおよびCIの最新の値で更新されます。 このモデリングのスタイルを合計する値を伝達するだけ3nsの代わりに必要なまで12nsの伝播遅延の後に出力を運ぶはciの入力を許可。

だから組み合わせ論理モデルへの割り当てをノンブロッキングLHSの上での遅延置かないでください。 これは悪いコーディングスタイルです。

すべての男クリÉ.カミングス論文から詳細inforamtionを得ることができます。[/コード]
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メンバー登録:2006年1月13日
投稿記事:32


Post 2006年3月3日20時01分再:何#1の間の違いは、"= bと"=#1のB

これらのブロックしないと代入ブロッキングは実際の回路を反映?

誰のコード例はできますか?
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Vonn



メンバー登録:2002年10月6日
投稿数:254
助け:2


Post 2006年3月6日午前2時25 再:何#1の間の違いは、"= bと"=#1のB

確認はしません... ここでの例です:

場合はプロセス内の記述:

= 1;
Bの=;
Ĉ = bの;
これらはa = b = c = 1とし生成された回路は、3つのバッファがお互いに接続される割り当てのブロックです

1 --- [バッファ]---> --- [バッファ]--->のB --- [バッファ]---> Ĉ

中の場合を書きこれ以外の使用をブロックする

"= 1;
Bの"=;
Ĉ"= bの;

この割り当てはブロッキングされていることを意味:
= 1
AとB =古い値
bの℃=古い値

バッファとは実際の回路になりますF / Fが代わりに

1 --- [F / Fが]---> --- [F / Fが]--->のB --- [F / Fが]---> Ĉ
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yuenkit



メンバー登録:2005年1月20日
投稿数:110
助け:5


Post 2006年3月10日10時21 再:何#1の間の違いは、"= bと"=#1のB

交通機関の遅延と慣性遅延
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メンバー登録:2006年1月13日
投稿記事:32


Post 2006年3月14日3時41分再:何#1の間の違いは、"= bと"=#1のB

引用:
これらのブロックしないと代入ブロッキングは、実際の回路を反映?

誰のコード例はできますか?




私は私の質問を明確にしていない申し訳ありません。

何をするかどうかこれらのブロックや遅延が割り当てブロッキングは実際の回路を反映して聞いていました。 回路を合成する方法の両方の割り当てが遅延のですか?
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shiv_emf



メンバー登録:2005年8月31日
投稿数:641
助け:16


Post 09 か#1の間の違いは、"= bと"=#1のB 2006 18:18 9月

Vonnよい例を与えて! 私はシフトレジスタを設計するために使用できますか?/
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archillios



メンバー登録:2005年6月29日
投稿記事:98
支援:4


Post 12"= bと"=#1のB 2006 16:53再:何#1の間の違いは 9月

AlexWanは右、それは悪いコーディングスタイルを組み合わせロジックのモデリングで使用されています。 アレックスをありがとう!
下記のコードを参照してください:

/ *
コーディングスタイルの例悪い
* /
モジュールadder_t2(共同、合計、Bのは、ci);
出力の共同;
出力[3:0]の合計;
入力[3:0]、Bの;
入力の信頼区間;

登録番号の共同;
]和[3:0登録番号;

常に@(aまたはbまたはコートジボアール)
#12(共は、sum)"= ロ 信頼区間; / /不良以外の割り当ての遅延スタイルをブロック符号化
endmodule
モジュール結核;
[3:0]、Bの登録番号;
登録番号信頼区間;
ワイヤー[3:0]の合計;
電線共同;
adder_t2 DUTの(。協力(共同)、。金額(合計)。(a)にさb(b)に。はci(コートジボアール));
初期
開始する
#0(、Bのは、ci)=(4'h1、4'h1、1'h0);
#50;
#11(、Bのは、ci)=(4'h2、4'h5、1'h1);
#5(、Bのは、ci)=(4'he、4'h0、1'h1);
#9(、Bのは、ci)=(4'h5、4'h1、1'h0);
#50;
表示$("おやすみなさい");
$停止;

終わり
endmodule
/////////////////////////////////////////
予期しない現象が見られるだろう。

のA / B / ciは(共は、sum)"= ロ 信頼区間変更され、予定されて12時間の単位での保存は、時間の前後に、任意の変更/ Bの/ CIの効果が来るされている(共同は、sum)ので、遅延が#12です。
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foster_cn



メンバー登録:2003年1月14日
投稿数:74
助け:2


Post 14 か#1の間の違いは、"= bと"=#1のB 2006年7:06 9月

#1の"=#1 bはフリップフロップの遷移時間を意味しますか?
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darylz



メンバー登録:2005年3月24日
投稿数:132
支援:4


Post 14 か#1の間の違いは、"= bと"=#1のB 2006年7時13 9月

割り当てのシーケンスが違う!
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Post new topic Reply to topic EDAboard.comフォーラムインデックス - "ASICデザイン手法&ツール(デジタル) - "何を#1との間の違いは、"= bと"=#1のB
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